Serdes series # CTS

Clock Tree Synthesis，时钟树综合，简称CTS。时钟树综合就是建立一个时钟网络，使时钟信号能够传递到各个时序器件。CTS是布局之后相当重要的一个步骤，在现如今集成了上亿个晶体管的芯片上，如何设计一个合理的时钟网络，是一件非常具有挑战性的事情。

CTS的目标：

1. 保持时钟信号完整性
　　这是最基本，也最重要的一点。那时钟信号的完整性包括：时钟的传播延迟（Latency），时钟偏差（skew），时钟转换时间（transition），时钟不确定性（ uncertainy），时钟的级数…这些参数构成了一个完整的时钟树，也是衡量时钟树性能的重要指标。并不是单一地认为这些参数越小越好，有利必有弊，整个PR流程中没有绝对的概念，而如何综合考虑这些参数，得出一个最优的组合，这才是CTS的精髓所在。

• 时钟的传播延迟（Latency）
  　　时钟传播延迟Latency，通常也被称为插入延迟（insertion delay）。主要指从Clock源到时序组件Clock输入端的延迟时间。它可以分为两个部分，时钟源插入延迟（source latency）（主要指从clock source端到clock定义端的延迟，即是时钟源(例如PLL)到当前芯片时钟根节点(clock root pin)之间的延迟）和时钟网络延迟（network latency）（主要指从clock定义端到时序器件的clock pin端的延迟）。
• skew
• 时钟转换时间(transition time)
  　　时钟转换时间clock transition time ,也称为clock slew。通常是指电压从10%VDD上升到90%VDD所需要的时间，或者是从90%VDD下降到10%VDD所需要的时间，上升和下降时间过长意味着电路的速度很慢。如图：