65nm、FinFET、GaN...工艺变了，ESD失效方式也完全不同

在微米时代，ESD失效主要表现为结烧毁和金属熔化；进入纳米时代（≤65nm），失效模式转向栅氧化层击穿和潜行漏电；而在FinFET和GaN等新型工艺中，出现了三维结构尖端放电和俘获效应累积等新机理。理解这些差异，是精准设计ESD防护方案的前提。

传统平面工艺（≥0.35μm）的ESD失效以热效应主导。物理上表现为熔坑或金属喷溅，电学上呈PN结硬短路（I-V曲线过零点且斜率陡峭）。人体模型耐受值通常高于2kV，传输线脉冲测试中以二次击穿电流为关键指标。其机理是ESD应力开启寄生双极晶体管，电流丝状集中形成超1000℃热点导致硅材料熔化；而栅氧化层较厚（>7nm）不易击穿，故失效以热致短路为主。工程识别上，I-V特性近似零电阻直线，热成像可见单点高温热点。

图1 理想状态下PN结的伏安特性

深亚微米工艺（130nm-65nm）的ESD失效从热效应转向电场效应主导。物理上表现为栅氧化层针孔状击穿（纳米级穿孔），电学上呈软击穿特征，栅极漏电流1nA-10μA且随电压指数增长。人体模型耐受值降至500V-1kV，带电器件模型耐受值低于250V。其物理根源在于：栅氧厚度<2nm时，正常工作电压下已产生Fowler-Nordheim隧穿电流，ESD高压则直接导致氧化层化学键断裂形成永久漏电通道。热失效未完全消失，而是转移至接触孔底部和浅槽隔离边角。

图2 栅氧化层击穿示意图

16nm及以下FinFET工艺的ESD失效由三维结构引发新机理。物理上表现为鳍片根部熔断或栅极-鳍片侧壁短路；电学上漏电流先增至10μA-100μA，后演变为功能逻辑错误。带电器件模型敏感度常低于100V，部分IO口对空气放电耐受极低。机理涉及三方面：一是电场集中效应，鳍片边角曲率半径仅数纳米，电场强度达平面结构3-5倍；二是自热效应加剧，硅体积小、热容低，ESD导致瞬时温升超600℃；三是浅槽隔离角部击穿，寄生双极开启位置转移至缺陷密度较高的有源区边缘。

以氮化镓为代表的化合物半导体，其ESD失效由陷阱效应主导，与硅基工艺有本质区别。物理上栅极下方出现漏电斑点及金属电迁移；电学上关态漏电流不可逆增加，阈值电压负向漂移超1V，但未必硬短路。接触放电下部分器件耐受值可超10kV仍无硬短路，电气参数却显著退化。机理在于：高密度表面态/界面态捕获高能电子，形成虚栅效应改变沟道电场；同时压电效应使瞬态电场引起晶格应变，极化电荷变化累积导致漏电流蠕变增长。

图3 应力施加前后表面陷阱充电过程

ESD失效的工艺相关性本质在于：能量耗散方式随着器件尺寸缩小和结构演变而发生根本性转变。从微米时代的热效应主导，到深亚微米的电场主导，再到FinFET时代的热-电耦合效应，直至化合物半导体时代的陷阱捕获主导，每一代工艺都在重新定义ESD设计的物理规则。对于系统级工程师而言，了解所选芯片的工艺制程及其失效倾向，不是单纯的学术兴趣，而是制定针对性防护策略的前提——对FinFET芯片重点防护带电器件模型应力，对氮化镓器件关注栅极驱动回路的设计优化，从而从机理层面提升产品的抗静电能力。