一、xilinx的高速收发器构成原理和连接结构

本文来源：

1. V3学院 尤老师的培训班笔记
2. 【高速收发器】xilinx高速收发器学习记录
3. Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟
4. GT Transceiver的总体架构梳理

一、概述：

Xilinx 的高速串行收发器称之为 transceivers（高速收发器），常用与高速数据通信场景，如：千兆以太网、光纤通道、串行快速I/O接口等。
这部分电路是专用电路，供电等都是独立的，管脚和通用管脚不通用。每个系列的高速串行收发器略有不同，分别为：
1.A7 的GTP
2.V7的GTH
3.K7的GTX
4.少量V7的GTZ

它们之间的区别在于最高线速率不同，GTZ>GTH>GTX>GTP.，结构大致相同。

手上板子的芯片是xc7a75t系列的，因此需要参考的手册是ug482。

二、高速收发器结构：

上图可以看到：A7系列的高速收发器（GTP）是上下两侧分布的，而K7系列的高速收发器（GTX）则是单列放置。

2.1 QUAD

Xilinx 的高速接口是 QUAD 为单位的，意思是 4 对收发器（channel）组成一个 QUAD ，这是收发器的最小单元。

一个quad包括：
1.4个channel，每个channel包含一对收发器
2.1个common(共享时钟资源），包含两个QPLL。
3.两个REFCLK(参考时钟)。

quad内部结构图如下：

注释：
1.GTREFFCLK0/1 是参考时钟，是给高速接口内的 PLL 提供的参考时钟用于产生 PLL 输出
时钟的。
2.GTGREFCLK 是用于测试高速接口的测试时钟，一般我们用户不需使用，比如 IBERT 这
种测试软件可以使用。
3.SouthCLK 是由相邻的上游 QUAD 提供的时钟或者给相邻下游 QUAD 提供时钟，上图是
一个独立的 QUAD。
4.NorthCLK 是由下游的 QUAD 提供时钟，