Verilog常用语法总结

目录

一、基本语法

二、总结 

作为常用的硬件描述语言之一，Verilog的语法非常丰富，但常用的语法却并不多，下面我们来介绍一下比较常用的语法。

一、基本语法

基本词法约定：

• 注释：单行注释下载“//”后面，多行注释以“/*”开始，以“*/”结束，可以跨越多行。
• 数字的表达方式：<位宽><进制><数值>如8‘b10000000表示8位二进制数10000000.

Verilog中的四种状态：

1. 0   代表逻辑0或者“假”
2. 1   代表逻辑1或者“真”
3. x/X    代表不定值、未知值
4. z/Z     代表高阻值

常用的基本数据类型：

• Wire，线网型数据，表示真实电路中两个元件中的物理连线，它的值由驱动元件的值决定，如果没有驱动元件连接到线网，那么它的缺省值为高阻z。
• reg，寄存器传输型，表示一个抽象的数据存储单元，它只能在过程块中被赋值，并且它的值从一个赋值到另一个赋值被保存下来。寄存器类型的变量具有x的缺省值。
• memory，存储器型，用于寄存器文件、RAM、ROM建模等，是寄存器型的二维数组形式，是将reg型变量进行地址扩展得到。

赋值语句：

• 阻塞赋值，用“=”操作符表示。顾名思义，阻塞赋值是后面的赋值会阻塞，等前面的赋值语句执