fpga 时序分析基础

目录

触发器的动态参数

同步时序电路分析

1. 时钟脉冲的特性

2. 同步时序电路分析

Timing Analyzer的应用

异步时序与亚稳态问题

时序分析就是对时序电路进行时序检查，通过分析电路中所有寄存器之间的路径延迟以检查电路的传输延迟是否会导致触发器的建立时间或者保持时间违例，检查触发器的异步端口信号变化是否满足恢复时间和撤除时间的要求，以及分析时钟的传输延迟以检查时钟树的偏移和延时等情况。通过时序约束文件，告诉EDA软件，该设计应该达到的时序指标，指导EDA软件优化布局布线以达到时序设计要求。

   时序分析包括静态时序分析和动态时序分析两种类型。

  静态时序分析（Static Timing Analyzier，简称STA）就是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。静态时序分析不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

触发器的动态参数

1. 建立时间

  建立时间（setup time）是指时钟脉冲的有效沿到来时，触发器的输入信号必须提前到达并且保持稳定的最短时间，用tSU表示。

2. 保持时间

   保持时间（hold time）是指时钟脉冲的有效沿作用后，触发器的输入信号还必须维持稳定的最短时间，用tH表示。

3. 时钟到输出时间

  时钟到输出时间（clock-to-output time）是指从时钟的有效沿开始算起，到触发器完成状态更新的延迟时间，用tCO表示。

   触发器的异步复位信号与时钟脉冲之间关系用恢复时间和撤除时间两个参数来定义。

4. 恢复时间和撤除时间

   恢复时间（recovery time）是指在时钟脉冲的有效沿到来之前，异步复位信号应该恢复无效状态的最短时间，用trec表示。    撤除时间（remove time）是指在时钟脉冲的有效沿作用之后，异步复位信号应该保持无效状态的最短时间，用trem表示。

同步时序电路分析

   同步时序逻辑电路内部所有的寄存器共享同一个时钟源，寄存器的状态更新在严格的时钟控制下完成的。为了避免同步电路产生时序违例，同步电路中时钟脉冲的周期与触发器的建立时间、保持时间之间应满足一定的关系。

1. 时钟脉冲的特性

   在实际的数字系统中，时钟脉冲受到传输路径、线路负载以及环境温度等因素的影响，会出现时钟偏斜、时钟抖动和占空比失真等现象。

  设时钟CLK1和CLK2来源于同一时钟CLK。正偏斜是指CLK2滞后于CLK1，即tSKEW>0，如图所示。负偏斜是指CLK2超前于CLK1，即tSKEW <0。

  时钟偏斜（clock skew）是指同源时钟到达两个寄存器时钟端的时间差异，用tSKEW表示，分为正偏斜和负偏斜两种类型。

   时钟抖动（clock jitter）是指时序电路中某些触发器的时钟周期发生了变化，分为周期抖动和周期间抖动两种。 &n