三维集成：机遇与挑战

1 引言

1.1 集成系统中的互连问题

在半导体产业发展的初期，集成电路内部有源器件之间的连接成为提升性能的重要障碍。互连的显著电容需要使用大型驱动器，阻碍了晶体管所能提供的性能大幅提升。早在集成电路诞生之初，人们就已经注意到互连带来的有害影响，例如更大的延迟和噪声耦合[15,16]。集成电路的发明通过将导线置于芯片上，暂时缓解了这些早期与互连相关的问题。互连长度显著缩短，降低了传播延迟和功耗，同时提高了良率。从性能角度来看，晶体管的延迟主导了整体延迟特性。在此后的三十年中，由于器件尺寸缩小所带来的性能提升远超过互连引起的任何性能退化，因此片上互连并未成为集成电路设计流程中的主要关注点。

然而，随着技术缩放的持续发展，互连的延迟、噪声和功耗变得愈发重要[17,18]。为了实现这些互连性能目标，已在架构级、电路级和材料级开发了多种方法。在材料级，制造创新（例如20世纪90年代中期引入铜互连和低介电常数介质材料）有助于延续由技术缩放带来的性能提升[19–23]。这种改进得益于铜互连相比此前互连中使用的铝具有更低的电阻率，以及新型绝缘材料相比二氧化硅（SiO₂）具有更低的介电常数。

多层互连结构[24,25]、屏蔽[26]、导线尺寸调整[27,28]、和中继器插入[29]只是电路级解决互连问题的众多方法中的一部分。例如，多层互连结构支持具有不同横截面的多层金属层，如图1.3所示。每组层通常由多个以正交方向布线且具有相同横截面的金属层组成。该结构的关键概念是利用电阻逐渐减小的导线来连接这些电路。

距离越远，导线越厚越宽。导线横截面面积的增加如图1.3所示。然而，各层的厚度受限于制造工艺以及相关的可靠性和良率问题。

改变导线宽度，也称为导线尺寸调整，是管理互连阻抗特性的重要手段。较宽的导线可降低互连电阻，从而减弱互连的衰减行为。尽管导线尺寸调整通常会对互连功耗产生不利影响，但适当的尺寸调整技术也可以降低功耗[28,30]。

其他方法并不改变传播介质的物理特性，而是通过引入额外的电路和导线资源来提高互连系统的性能和噪声容限。例如，类似于电话线路系统中使用中继器的方式，一个设计恰当的带有缓冲器（也称为中继器）的互连系统可以放大衰减的信号，恢复沿线路传播的原始传输信号。中继器插入将延迟对互连长度的二次依赖关系转变为长度的线性函数[31]，如图1.4所示。

(A) (B)
单面屏蔽，和 (B) 双面屏蔽。屏蔽层和信号线分别用灰色和白色表示。)

屏蔽是减少相邻互连之间串扰的有效技术。如图1.5所示的单侧或双侧屏蔽，常用于提高信号完整性。屏蔽线除了抑制噪声外，还可改善互连延迟和功耗，特别是在总线架构中。精确调节传播信号的相对延迟[32]以及采用信号编码方案[33]是增强信号完整性的其他策略。尽管这些技术具有诸多优点，但仍会带来功耗增加、布线拥塞加剧、布线资源减少以及面积增大的问题。

在更高抽象层次上，对全局互连进行流水线处理并采用错误校正机制，可以部分提高导线的性能和容错性。相关这些架构级技术在区域和设计复杂度方面的影响却显著增加。其他方案，如电流模式信号[34]、波浪流水线[35]、和低摆幅信号[36]，已被提出作为应对即将出现的互连瓶颈的可能解决方案。然而，这些方法在减少导线长度方面能力有限，而导线长度正是导致互连有害行为的主要原因。

因此，需要采用不会阻碍集成电路历代发展过程中性能持续提升的新型设计范式。利用类互联网分组交换进行数据传输[37]、光互连[38]、三维集成，或这些技术的组合的规范互连结构，是增强集成电路内器件或功能模块之间通信的可行解决方案。

片上网络可以显著增强集成系统中各个功能模块之间的通信带宽，因为每个模块同时利用网络资源。此外，由于片上网络所采用的通信协议具有分层结构，能够提供错误校正，噪声问题更容易管理。然而，这些网络的速度和功耗最终受限于连接网络链路的导线延迟。

或者，片上光互连可以显著提高集成电路内部互连的 速度 和 功耗 特性，通过使用光链路[39,40]替代关键的电网络。然而，片上光互连仍面临较大的技术挑战。事实上，在标准互补金属氧化物半导体工艺中将调制器和探测器集成到硅片上是一项困难的任务[38]。此外，探测器和调制器需要表现出足够高的性能，以确保光链路明显优于电互连[40]。此外，与单条电互连线路相比，片上光链路占用更大的区域。利用波分复用（WDM）对光信号进行复用，可用来限制光互连所占用的面积。然而，片上波分复用带来了显著的技术挑战。

通过利用第三维度实现的体积分集成，极大地改善了现代集成电路的互连性能特性，同时不会降低互连带宽。通常，三维集成不应被视为一种竞争性技术，而应被视为与片上网络、光互连及其他新兴技术与架构相协同的协同技术。三维集成在电路设计过程中所提供的独特机遇，以及这些系统日益增加的复杂性所带来的挑战，将在下节及本书后续内容中进行讨论。

1.2 三维或垂直集成

垂直互连电路的方法最早于1962年在集成电路发展的初期被提出[41,42]。尽管这些垂直导体旨在连接在晶圆两面制造的电路，但这些方法表明，早在1960年代，工业界就已经认识到垂直集成的优势。当时一些最著名的工程师和科学家，如威廉·肖克利[43]和理查德·费曼[44]，都曾提出并支持垂直集成。然而，尽管早期对三维集成充满热情，但由于平面工艺在集成电路中实现了晶体管密度、速度和功耗的预期提升，同时制造成本相应降低。

因此，几十年来，三维电路被认为是一个科学和研究重要性有限的小众领域。研究工作主要集中在垂直电路的单片制造上，早在1980年代初期就展示了一些实例[45]。这些结构包括三维CMOS反相器，其中P型金属氧化物半导体（PMOS）和N型金属氧化物半导体（NMOS）晶体管共享同一栅极，从而大大减小了反相器的总面积，如图1.6所示。这类结构被称为联合金属氧化物半导体（JMOS），以描述两个器件共用一个栅极的特点[46]。在这些早期的垂直单片系统中，已展示了最多包含三层有源器件的原型[47]。三维集成的其他早期应用示例包括红外探测器，其中使用特殊材料（如汞镉碲或磷化铟）制造的红外探测器被翻转并与硅基探测器读出电路键合[48]。

自2000年代以来，由于互连的重要性日益增加，以及对单一衬底上实现更高功能的需求，垂直集成的概念得以复兴，并成为研究和商业开发的重要课题。在过去的10到15年中，三维集成已发展为一种体现在多个抽象层次（如封装、芯片和晶圆）的设计范式。针对这些不同的抽象层次，已提出了多种制造工艺和互连方案[49]。这些最新方法突显了在设计抽象的这些层次上引入三维集成的优势与劣势，其中三维技术作为系统集成平台，在晶体管密度、性能、异质性、外形尺寸和成本方面带来了显著改进。三维系统的主要特点和重要挑战将在以下小节中简要总结。

1.2.1 三维集成的机遇

三维集成的精髓在于集成电路中最长互连长度的显著减少。为了说明这种情况，考虑图1.7所示的简单结构。一个用于描述最长互连的常用度量是假设长导线长度为芯片边缘长度的两倍。因此，假设一个平面集成电路在面积为A的情况下，平面集成电路中最长互连的长度为Lmax;22D = 2√A。将相同的电路布置在两个键合芯片上时，每层的面积为A/2，而系统的总面积保持不变。因此，双层三维集成电路中最长互连的长度为Lmax;32D = 2√(A/2)。若将三维集成电路中的芯片数量增加至四个，则每个芯片的面积进一步减少至A/4，最长互连的长度将为Lmax;32D = 2√(A/4)。因此，线长的减少与√n成正比，其中n为三维系统中集成的芯片或物理层的数量。尽管在此简化的示例中未考虑位于不同芯片上的电路之间连接的影响，但适用于三维集成电路的先验精确互连预测模型也显示出由于线长减少而带来的类似趋势[50]。互连长度的这一显著减少是提高速度同时降低集成电路功耗的一种有前景的解决方案。

三维集成电路的一个比互连长度缩短更为重要的特征是这些系统能够包含不同的异构技术。这一三维集成的决定性特征为高度异构且多样化的多功能系统提供了独特的机会。一个实时图像处理系统的例子：最顶层的图像传感器捕捉光线，下一层的模拟电路对模拟信号进行处理并将其转换为数字数据，其余两层的数字逻辑则处理来自上层的信息，这是一个性能显著优于相同系统的平面版本的异构三维片上系统（SoC）的有力例证[51,52]。另一个例子如图1.8所示，其中最顶层可包含其他类型的传感器，例如地震和声学传感器，并通过垂直集成增加一层无线通信电路。多个应用领域可从垂直集成中显著受益，包括医疗保健、健康老龄化、军事、安全和环境监测等，因为第三维度带来的组件间紧密proximity非常适合高性能和低功耗的集成系统。

近期产品展示了第三维度为计算带来的诸多优势。例如，美光[53]和SK海力士[54]最近生产的三维存储器包含四层DRAM存储层，其性能优于先进的平面双倍数据速率存储器[55]。赛灵思Virtex系列现场可编程门阵列（FPGA）也采用了先进的堆叠技术[56]。该方法缓解了大芯片尺寸的问题，提高了良率和成本效益。

1 引言（续）

1.2.2 三维集成的挑战

为三维集成电路开发设计流程是一项复杂的任务，涉及诸多方面。尽管近年来已取得进展，并实现了商业上成功的三维系统，但要使三维集成电路成功发展成为主流技术，仍需解决设计过程各个环节中的诸多挑战。需要前端的设计方法学和后端成熟的制造工艺来实现大规模三维系统。以下总结了成功开发三维系统面临的一些主要挑战。

1.2.2.1 技术/制造限制

在开发三维系统过程中遇到的一些制造问题涉及多个集成电路的可靠组装，这些集成电路可能来自不同的技术。堆叠工艺不应降低单个层的性能，同时要确保各层在三维系统的整个使用寿命内保持可靠粘合。此外，还需要开发能够适应这些复杂三维结构的新型封装方案。另外，预期的线长减少取决于垂直互连，这些互连在三维系统的各层之间传输信号并提供功耗。

层间互连技术是决定电路性能的主要因素。因此，提供高质量和高密度的垂直互连至关重要；否则，从第三维度所能获得的预期速度和功耗改进将大打折扣[57]。此外，垂直互连的密度决定了系统各层之间互连的粒度，直接影响层间通信的带宽。

1.2.2.2 测试

制造3D系统通常包括键合多个物理层。堆叠过程可以以晶圆对晶圆或芯片对晶圆的方式进行。因此，需要新的测试方法。

在晶圆级和芯片级都需要相应的测试方法。开发用于晶圆级集成的测试方法比芯片级测试技术要复杂得多。然而，由于集成度更高而带来的周转时间显著减少，可能足以证明这些测试方法增加的复杂性是合理的。

二维和三维集成电路测试与验证之间的一个重要区别在于，在后一种情况下，系统只有部分功能在特定时间被测试（因为通常每次只测试一层）。这一特性需要额外的资源，例如嵌入每一层中的扫描寄存器。此外，还需要额外的互连资源，如电源/接地焊盘。这些额外的焊盘在测试期间为层提供电力。一般来说，三维系统的测试策略应包括为系统每一层生成适当输入模式的方法，以及管理专用于高效测试三维堆栈中每一层的电路的方法。在三维测试与可靠性的方法上已取得显著进展，一些标准目前正在考虑中。然而，与此相关的若干问题仍然悬而未决。尽管测试与可靠性的重要性已被认识，但本书仅略微涉及集成三维系统的这一方面。感兴趣的读者可参考其他更合适的资料来讨论这些主题。

1.2.2.3 全局互连设计

可测性设计策略仅仅是众多需要进一步发展的三维集成电路设计方法学中的一部分。三维电路中全局互连的设计与分析同样具有挑战性。这一挑战主要源于这些系统的固有异质性，即不同的制造工艺和迥异的技术被集成到一个三维系统中。因此，有必要建立能够考虑三维技术特性的模型。在这些多样化的系统中，全局互连（如时钟和电源分配网络）的重要性日益增加。此外，成熟的噪声抑制技术可能并不适用于三维电路。由相邻层之间互连产生的电容和电感耦合所引起的噪声必须从三维角度进行考虑[58]。例如，数字层最顶层金属层上的信号切换可能会在相邻的面对面键合模拟层中产生噪声尖峰。考虑到多种三维集成形式和不同的制造方法，针对全局互连的设计技术和方法学的发展成为高性能三维系统中的首要重点。

1.2.2.4 热问题

三维电路设计中的一个基本问题是热效应。尽管由于互连线显著缩短，这些电路的功耗有望降低，但由于单位面积器件数量远高于平面二维电路，功率密度将大幅增加。随着功率密度的增加，那些不靠近封装散热器的层的温度会上升，导致性能下降或加速老化。在利用垂直集成的优势的同时缓解热效应是一项困难的任务。除了设计实践外，还需要先进的封装解决方案和更高效的散热器来减轻热效应。

1.2.2.5 CAD算法和工具

在集成电路设计流程中的其他经典问题，例如划分、布局规划、放置和布线，都需要重新审视，以开发出能够支持三维系统复杂性的高效解决方案。目前已有大量研究致力于为三维系统提出新颖的算法。然而，尚不存在一个连贯的物理设计流程，能够将这些算法和技术的全部或部分无缝整合到三维集成系统的完整后端设计流程中。此外，商业电子设计自动化工具所支持的解决方案仅针对特定任务，且需要大量人工干预。

此外，需要具备探索性设计能力，以促进前端设计流程。例如，提供多种可视化选项的设计输入工具可以在管理三维系统更高复杂度的同时提升理解能力。另外，当多种不同的技术集成到单个三维堆栈中时，需要包含更多种类异构组件行为模型的算法。而且，仿真工具的计算能力也需要显著增强，以确保能够以集成的方式高效地评估整个系统。本书讨论了新兴的三维技术和设计方法，并提出了某些关键问题的解决方案。在下一节中，提供了本书的概述。

1.3 书籍组织

上一节简要描述了三维集成所面临的挑战。本书探讨了若干重要问题，并介绍了应对这些问题的各种技术。在第二章中，讨论了垂直集成系统的不同形式，回顾了封装和芯片集成级别的三维电路。其中一些方法，例如引线键合堆叠芯片和基于硅通孔（TSV）的集成，已经实现商业化应用。尽管与平面多芯片封装解决方案相比，封装芯片或裸芯片的垂直集成带来了显著的性能提升，但输入/输出端口数量的不断增加却制约了性能的进一步提升。这种情况主要是由于制造技术的局限性，阻碍了片外互连为满足高输入/输出需求而进行的大规模微缩。

因此，在第三章中，重点介绍了实现三维集成的技术，其中非共面电路之间的互连通过短垂直通孔实现。这些互连方案能够最大程度地减少线长，从而显著提高速度和降低功耗。同时综述了已成功开发用于三维电路的具体制造工艺。

最主要的垂直互连类型是硅通孔。由于这种互连具有重要作用，第4章《硅通孔的电学特性》专门介绍了该结构电学行为的模型。文中讨论了不同复杂程度的模型，并描述了适用于特定TSV工艺和3-D系统的合适模型。

第5章“异构三维集成电路中的衬底噪声耦合”介绍了硅通孔对各层衬底噪声特性的影响。评估了不同类型衬底引起的噪声，并提出了相应的噪声模型，提供了每种类型的衬底。还讨论了抑制硅通孔噪声的缓解技术。

一种替代硅通孔实现层间通信的方法是采用非接触式互连。第6章《带有电感耦合链路的三维集成电路》中描述了通过电感耦合链路实现非接触式通信的现有研究工作。文中给出了电感耦合链路对相邻互连产生串扰噪声的模型，并提供了针对特定类型互连避免干扰的措施。此外，还描述了一种用于设计支持层间通信的电感耦合链路的多目标算法。

第7章《互连预测模型》对三维集成电路中的互连进行了理论分析。该研究基于先验的互连预测模型，这些随机模型用于估计片上互连长度的分布。本章其余部分应用互连分布模型，以展示垂直集成的机遇和性能优势。

垂直集成的成本问题在第8章《三维集成的成本考虑》中进行了讨论。硅通孔制造过程中引入的各种处理步骤具有不同的成本要求。本章构建了能够反映这些成本影响的模型，并提供了2.5维与三维系统制造成本的比较。这些模型还包括若干重要方面，例如有源芯片的区域和键合前测试覆盖率。

接下来的三章重点讨论与三维集成电路物理设计相关的问题。第9章《三维集成电路的物理设计技术》探讨了三维物理设计过程的复杂性，并全面回顾了从三维角度解决经典物理设计问题（如布局规划、放置和布线）的多种方法。此外，还讨论了一些用于平面电路物理设计的基本方法和算法，以加深对针对三维系统设计技术的理解。

除了由三维集成带来的线长减少之外，通过优化放置硅通孔（TSV），还可以进一步改善连接三维系统中不同物理层上电路的互连（即层间互连）的延迟。考虑到三维集成电路的高度异质性以及互连结构阻抗特性的不均匀性，第10章《双端互连的时序优化》中描述了一种方法学，用于最小化层间互连的延迟。首先描述仅包含一个硅通孔的互连线路，并解析确定使线路延迟最小的硅通孔位置。同时还讨论了由于3-D通孔非最优放置所导致的延迟劣化。为了考虑逻辑单元和预布线互连（例如电源和时钟分配网络的线段）等物理障碍的存在，本章进一步探讨包含多个硅通孔的互连情况，并描述了一种有效的启发式方法，用于放置硅通孔以最小化多层互连的整体延迟。

通过扩展双端互连的启发式方法，第11章《多端互连的时序优化》中描述了一种用于三维集成电路中多端网络的近似最优启发式方法。文中阐述了确定硅通孔位置的必要条件，并提出了一种具有较低计算复杂度的算法。讨论了在不同通孔放置场景下通过优化硅通孔放置所实现的延迟改善。对于仅需最小化多端网络中某一支路延迟的特殊情况，描述了一种更简单的优化过程。基于这种方法，提出了第二种算法。最后，展示了该方法对互连阻抗特性的敏感性，表明延迟对互连具有显著依赖性。

在接下来的两章中，三维集成电路的技术将扩展到热设计与热管理领域。第12章《热建模与分析》介绍了不同复杂度和精度的热模型，包括用于液体冷却的模型。基于这些热模型和热分析技术，第13章《三维集成电路的热管理策略》提出了针对三维系统的热管理方法，讨论了物理级和架构级的各种方法。这些技术要么降低三维堆栈的整体功耗，要么在三维系统的各层之间合理分布功率密度，以满足局部温度限制。此外，还探讨了利用额外互连资源提高多层系统内热导率的设计技术。

在第14章《案例研究：三维集成电路中的热耦合》中，描述了一种用于增强对三维结构中热效应理解的原型电路。测试电路用于评估三层堆叠中各层之间的热耦合，以及位于同一物理层内模块之间的热耦合。还讨论了硅通孔对热耦合的影响。

同步这一重要问题将在第15章《三维集成电路中的同步》中进行讨论。本章描述了针对多层系统在不同设计目标下的时钟树综合技术。由于这些技术将平面电路的时钟树综合方法扩展到了三维结构，因此也介绍了平面时钟树综合中所使用的标准算法和方法。此外，本章还讨论了三维电路的全局时钟分配网络。

在介绍完时钟树综合算法之后，第16章《案例研究：三维集成电路的时钟分配网络》描述了一个用于研究不同全局3-D时钟分配网络的原型电路。该研究从时钟偏斜和功耗等方面探讨了多种时钟网络，例如H型树、环形、类树形和基于主干的结构，以确定适用于三维集成电路的有效时钟分配网络。一个包含这些网络的原型测试电路已采用麻省理工学院林肯实验室（MITLL）开发的三维制造工艺设计并制造出来。本章还包含了相关的设计与建模过程以及实验结果。

第17章《三维集成电路中的可变性问题》回顾了变化对时钟分配网络行为的影响。针对跨越多个层的时钟路径，建立了芯片间和芯片内变化的联合效应模型。基于该模型评估了不同时钟网络的偏斜分布，并描述了可降低偏斜可变性的增强拓扑结构。偏斜模型进一步扩展以包含电源噪声，并提出了同时考虑电源噪声和工艺变化的时钟树设计指南。

电源噪声的行为在很大程度上取决于电源分配网络的设计。三维电路的电力输送与分配问题在第18章《三维集成电路的电力输送》中进行了讨论。将电力输送组件集成到三维堆栈的一层中，可使较小的电流通过整个电源分配系统传播，从而降低电源噪声。文中还讨论了垂直互连在三维堆栈内分配电源和地的作用。针对在多层堆栈中分布去耦电容的不同方法，与硅通孔的分布进行了统一处理，确保电源噪声满足规定的限制。为了量化硅通孔对开关噪声的影响，描述了一个三维测试电路，用于评估多种电源分配拓扑的特性，如第19章《案例研究：三维电源分配拓扑和模型》所述。

要利用三维集成的优势，需要开发新型的电路架构。因此，在第20章《三维电路架构》中讨论了微处理器-存储器系统的三维版本，展示了在吞吐量、功耗和缓存未命中率方面的重大改进。同时也探讨了以通信为中心的架构，例如片上网络。片上网络是一种重要的设计范式，用于解决互连瓶颈问题，其中信息以类似互联网的方式在电路之间通过数据包进行传输。这两种设计范式（NoC 和 3-D）之间的协同效应可以被充分利用，以显著提升性能并降低通信受限系统中的功耗。

关于三维集成电路设计的研究最近才开始产生具有商业可行性的产品。在三维集成电路的设计中，许多挑战仍未解决，需要付出巨大努力才能提供有效的解决方案。本书的主要焦点在最后一章中进行了总结，并针对有助于推动下一代多功能异质系统这一激动人心的解决方案走向成熟的研究方向提出了一般性结论。