systemverilog 中force语句的用法

一.使用方法

initial begin
    force sys.clk = 1'b0;  // 初始化时钟信号
    #10 release sys.clk;   // 释放后恢复自然驱动
end

1.直接force某个值，比如0/1/a之类的，可以在class中直接force；

2. 使用release释放；

3 .force dut信号的右端一定要是静态的值，如果force的值是一个变量，int timer； force dut.timer=timer，编译会报错“ Class data is not allowed in non-procedural context.”，解决方法是把timer定义成static类型，比如

int timer；
static int s_timer;
timer = $urandom() ;

s_timer = timer;
force dut.timer=s_timer;

4 .如果2中不能简单定义成static类型的话，可以借用interface来实现，具体是在interface中增加trigger/dis-trigger/value三个值，在interface中建立task，比如

logic din_data